所述“四个伪像”指的是“四个伪像”。 ASIC设计，折叠，扩展，重定时和资源共享。折叠和展开折叠，展开和展开镜头可以使用两个倍增器（大面积，快速）获得结果。分两次拍摄获得结果，使用了一个乘法器，面积很小，速度很慢。此过程称为折叠。展开可以看作是折叠的逆操作。在实际工程中，我们适当地使用这两种技术来实现设计优化。提高速度和减少面积是两个相互矛盾的目标。因此，在特定设计中必须进行权衡。好的设计的最终目标是使占用较大面积的逻辑（例如乘法器和其他逻辑）尽可能地自由。高度复用。 Retiming笔试题经常问，什么是Retiming技术？重新计时是重新调整时间。例如，如果电路遇到复杂的组合逻辑，则延迟太大，并且电路时序不满足。此时，使用了流水线技术，并且将寄存器和流水线插入到组合逻辑中以执行操作。该区域已更改为速度。我们知道任何数字电路都可以等同于组合逻辑加D触发器。两个D触发器之间的组合逻辑路径决定了系统的工作频率并决定了芯片的性能。因此，为了增加芯片的工作频率，使用流水线技术在组合逻辑中插入寄存器。需要仔细选择插入寄存器的位置，并且在不同位置分接数据所消耗的寄存器数量也不同。例如，您消耗了位置a的25位寄存器和位置b的20位寄存器，可以保存或保存。寄存器的位置插在最前面，使comb1的延迟为30ns，comb2的延迟为10ns。系统的最高工作频率取决于最长的路径。也就是说，系统最高工作频率的周期不少于30ns。管道已插入之前。此时，我们不更改时序，而是采用重定时技术来使各种组合逻辑之间的延迟相等。资源共享从设计的角度来看，最常见的是计数器。如果可以使用一个计数器，请不要使用两个。尝试在底层模块之间为同一逻辑使用一个电路，以减少重复设计。共享基本逻辑单元的一个例子是：区域：加法器＞比较器＞选择器。俗称佳笔轩。本质上，乘数也是一个全加法器。因此，先进行选举，然后进行比较，先进行选举，然后进行加法，再进行选举，然后进行乘法。画一幅画的含义。最基本的共享级别基于基本组件的共享。综合工具可以进行更多的自动优化，并且可以进一步提高布局和布线过程中的资源利用率。通常，优化是在同一模块中执行的，但是如果您的工具功能强大到足以打破模块边界进行优化。许多模块可能会分散并摩擦在一起进行布线，并且从后端看不到模块边界。工具的布线优化很难手动干预。最后，从基本电路设计和数据路径的角度对以上内容进行了分类。简而言之，对于控制逻辑，状态机很棒。下次我们将讨论这个问题。