近日，西安统一大学国家半导体有限公司（以下简称“ Unisex Nationalchip”）在第63届国际电子设备大会（IEDM2020）上发表了技术论文-“采用具有34GB容量的3D混合键合技术” “ / s / 1Gb具有带宽和0.88pJ / b能量效率接口的异构集成嵌入式LPDDR4 / LPDDR4XDRAM”。

（用于LPDDR4 / 4X的使用HybridBonding3D集成的堆叠式嵌入式DRAM阵列，具有34GB / s / 1Gb0.88pJ / b逻辑至内存接口）。

本文的发表是Unigroup Guoxin在超高带宽和超低功耗DRAM方向上的技术积累和不断创新的最新突破。

受传统计算机系统的冯·诺依曼体系结构的限制，存储器带宽和计算要求（即“存储墙”问题）之间的差距变得越来越突出。

使用硅通孔（TSV）技术的高带宽存储器（HBM）是业界提供的可选解决方案，但是其每个数据引脚的工作频率仍然很高（大约4Gbps），这具有功耗大的缺点。

例如，HBM使用x10um微凸块（Micro-Bump）堆叠DRAM，它具有数量有限的数据IO和较大的寄生电容和功耗，从而限制了带宽的增加。

依靠多年对存储器和ASIC架构的深入研究，西安紫光国信开发了一种异构集成嵌入式DRAM平台（SeDRAM），该平台可提供业界最高的单位带宽和能效，并旨在与以下产品完全兼容国际JEDEC标准。

4GbitLPDDR4芯片。

图1. SeDRAM技术流程示意图Ziguang Guoxin在论文中介绍了SeDRAM平台的实现流程（图1）：首先，在不同的流程和配备了外围电路的逻辑晶体下，贴出DRAM存储器晶圆（DRAMWafer）。

圆形（LogicWafer），并通过异质集成工艺（例如平面化，曝光和蚀刻），将两个晶片分别制成接触孔（LTVIA和LBVIA）以用于后续步骤；然后，将逻辑晶片翻转并通过Cu-Cu互连方法，将两个晶片直接键合。

最后，将逻辑晶片减薄至约3um的厚度，并从逻辑晶片的背面开口完成PAD的生产。

与HBM的MicroBump工艺相比，通过直接键合的异质集成工艺，接触孔可以达到11万/ mm2，密度提高了一百倍，连接电阻低至0.5欧姆。

从逻辑电路到存储阵列，这实现了高达每Gbit 34GB / s的带宽和0.88pJ / bit的能效。

图2.使用SeDRAM技术开发的4GbLPDDR4产品的晶圆（左）和布局（右）。

紫光国信开发的4GbitLPDDR4是业界首个异构集成标准接口DRAM产品（图2）。

该产品为双通道，数据位宽为X16，并且在每个芯片中集成了超过64,000个异构集成接触孔。

在晶圆测试阶段，该产品表现出出色的性能，读取时间比测试机支持的最快时钟周期超出了0.56ns。

在颗粒测试阶段，产品通过了多种测试条件，包括高温（95°C），高压（VDD2 = 1.2v，VDD1 = 2v）和低压（VDD2 = 1.05v，VDD1 = 1.65v）。

＃39;最高级别的4266Mbps数据速率测试。

该产品在高温测试条件下的保留时间为96ms，这在相同的DRAM工艺下比传统的平面产品更具优势。

图3.4 GbLPDDR4产品的读取时间测试结果（左）和数据保留时间测试结果（右）。

感谢武汉新鑫和台湾功率半导体制造有限公司对逻辑芯片和异构集成的支持，并与内存芯片代工厂合作。

IEDM2020成功发布，这是Unisplendour Nationalchip在超高带宽和超低功耗DRAM方向上的技术积累和不断创新的最新突破。

通过开发4GbitLPDDR4产品，SeDRAM平台不仅为传统DRAM产品的开发提供了一条新途径，而且还为满足人工智能（AI）和高性能计算（HPC）对高带宽和高能效的要求提供了有效的解决方案。

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原始标题：西安统一大学国家核心在IEDM2020上发表了异构集成嵌入式DRAM（SeDRAM）论文。

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